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先进封装：发展充要条件已具，国产替代在即
2024-02-20 10:17
一、先进封装发展充要条件均已具备，未来复合增长有望达 9.8%
1.1、什么是先进封装：将芯片间通信问题提升至 1 级封装层级的技术
何为先进封装？要理解这个问题首先要理解何为封装。封装技术的定义为，在半导体开发 的最后阶段，将一小块材料（硅晶芯片，逻辑和存储器）包裹在支撑外壳中，以防止物理损坏和腐蚀，并允许芯片连接到电路板的工艺技术
1。根据该定义，我们可以提炼出封装的两大关键作用：
（1）解决芯片如何与外界连接的问题；
（2）芯片隔绝保护与支撑。我们认为先进封装与传统封装对于半导体的作用并无二致，两者的区别在于在解决芯片与外界连接的问题上关注的重点有所不同，具体来看：
传统封装，三个发展阶段，即1980年以前以TO/DIP为代表的通孔插装阶段、1980~1990 年以 QFP/SOP 为代表的表面贴装阶段、1990~2000 年以 WB-BGA 为代表的球栅阵列阶 段。该阶段技术变革的重点集中在封装主体与 PCB 之间的连接方案，即关注点在2级封装技术的优化，这体现出行业解决思路仍然停留在“芯片间通信需要通过 PCB 走 线”的层面。
先进封装，两个发展阶段，即2000~2010 年以 MCM 为代表的多芯片封装阶段、2010~ 至今以 2.5D/3D 为代表的立体封装阶段。该阶段技术变革的重点开始转向优化芯片 主体对外连接方式，即开始关注 1 级封装技术的优化，最具有代表性的转变就是芯片 传统对外连接方式Wire Bonding变成了 Flip Chip，这一转变提高了1级封装层面 连接方式的灵活性，由此延伸出后续的2.5D/3D等高端先进封装方式。总结来看先进封装就是把芯片间通信问题提升至1级封装层面的技术。
1.2、为什么必须发展先进封装：传统封装和SoC已出现瓶颈
为什么半导体发展过程中必须要发展先进封装技术？我们前文明确了先进封装是在1 级封装层级解决芯片间通信问题的技术，其发展的充分条件必然来自于2级封装（传统封装）和 0 级封装（芯片级）存在无法解决的问题。
传统封装中芯片通信走线层级跨度长，很容易达到效率瓶颈
传统封装中的芯片间通信需要经过“芯片-载体-PCB 板-载体-芯片”一整套完整的流程， 其中“载体”可以是 TO/DIP 形式的引线框架，也可以是 BGA 形式的封装基板，但无论是 哪种载体、无论载体的性能如何提升，整个芯片通信过程所涉及的层级太多就无法完全解 决通信传输信号损失的问题。以传统主流双核服务器为例，CPU 与存储之间、CPU与CPU就是典型的传统封装的走线模式，以CPU与存储之间的走线示意图可以看到，CPU 信号需要通过封装基板（载体）中的线路传输到 PCB 板，然后信号通过 PCB 板中的 PCIE 标准走 线传输到存储的载板（载体）上，信号通过载板线路传递至存储中处理。根据“两节点之 间的传输损耗=传输距离*单位距离传输损耗”，传统封装的架构形式要求信号经过的路径较长，即使大幅度提升载体的性能，效率瓶颈也会很快就达到。
SoC 在设计和制造方面都遇到技术和经济效益的瓶颈
缩短芯片间通信距离能够大幅度提升整个功能系统效率，SoC（Sytem on Chip）的方案将 不同芯片功能集成在一颗芯片上，使得芯片间通信在零级封装就已经完成，通信效率提升 到极大水平，因此我们看到过去几年在摩尔定律的引领下，芯片制程不断演进，从而使得单芯片上晶体管数量大幅提升。但随着多年以来摩尔定律的推进，SoC 方案的发展在设计 和制造等方面都遇到了相当大的瓶颈：1) 设计瓶颈，传统的 SoC 是将不同类型计算任务的计算单元设计在一块晶圆上，并且每 个计算单元都采用统一的工艺制程，导致 SoC 芯片上各个单元需要同步进行迭代，这样不仅会使得系统重构风险高，同时也会使得芯片设计成本越来越高，根据行业经验数据，设计一颗 28nm SoC 芯片成本约为 0.5 亿美金，7nm 需要3亿美金，5nm 需要5亿美金，3nm 则可能达到 15 亿美金。
（2）制造瓶颈，当前芯片工艺制程尺寸已走向极致（3nm至1nm），而 1nm 的宽度仅能容纳 2 个硅原子晶格，进一步微缩就将进入量子物理范畴，将面临量子隧穿效应等问题；同时 SoC 挤进更多功能将导致芯片面积较大，从而导致良率难以提升，从行业经验数 据来看，面积 40*40mm 的良率只有 35.7%，面积 20*20mm 的良率可上升至 75.7%，面积 10*10mm 的良率可提升至 94.2%；除此之外还存在光刻技术难以跟进、单芯片功耗 和散热问题越发突出、存储带宽难以跟进等问题，可见 SoC 制造难度正在加速上升。制造难度的提升导致摩尔定律逐步开始失效，根据 IBS 的统计，芯片制程下降所带来 的制造成本下降幅度已经逐步收窄，16nm到10nm每10亿颗晶体管的成本可降低31%， 而从 7nm 到 5nm 仅降低 18%、从 5nm 到 3nm 仅降低 4%。
Chiplet 方向下的先进封装方案可有效弥补传统封装和 SoC 的缺点
在传统封装效率不足、SoC 又遭遇设计和制造瓶颈的当下，Chiplet 指导方向下的先进封 装方案的发展成为了必然选择。Chiplet 俗称“芯粒”，又称为“小芯片组”，它是将多个功能单元通过封装而非晶圆制造的方式连接在一起的一种芯片异构手段，Chiplet 通过先 进封装的方式来实现，其可有效弥补传统封装和 SoC 的缺点。具体来看：
（1）通过 1 级封装显著缩短线路传输距离，较传统封装大幅度提升效率。沿用前文的例子，传统封装芯片间的传输将经历“芯片-载体-PCB-载体-芯片”这一较长的过程，而先进封装通过在 1 级封装加入中阶层等方式缩短了芯片间传输距离，并且采用介电性能更好的硅材料，传输损耗进一步降低，以当前较常见的 2.5D 先进封装架构来看，逻辑芯片与存储之间的通信过程为“芯片-中阶层-芯片”，通信路径大大缩短，通信效率和功耗性能都显著提升。
（2） IP 复用性高，能够降低设计成本，提升迭代灵活度。Chiplet 通过将大规模 SoC 分解 为多个小芯粒，则部分芯粒就可以做到模块化设计，一方面 IP 可以复用、节省设计 成本（例如 AMD 在第三代 Ryzen 处理器上复用了第二代 EPYC 处理器的 IOChiplet）， 另一方面无需整个 Chiplet 组合统一升级、只需部分性能升级即可达到整体效能升级的作用，提升了迭代的灵活度，例如英伟达提出的 H200 就只在 H100 的基础上提高了存储性能而无需改变 GPU 性能，同样能够使得整个芯片方案效率得以提升。
（3）工艺灵活性提升，可有效降低制造难度和成本。原本 SoC 上所有功能单元需要采用统 一制程来制造，但 Chiplet 方案下，不同单元芯粒可以分别采用不同的工艺制程制 造，可有利于极大地降低芯片方案的制造成本。
因此，我们认为在传统封装和 SoC 方案瓶颈问题日益突出的当下，先进封装的方案已经成为了必然的发展方向。
1.3、先进封装发展契机已现，六年复合增速将达到 9.8%
尽管 Chiplet 优势明显，但过去一直受制于产业客观发展因素，其一是 Chiplet 互联标准 不统一，其二是先进封装对封装行业提出了新的技术要求，良率和产能受限是产业规模化 发展的关键问题。随着产业的发展，这两大问题已经逐渐得到解决：
（1） Chiplet 标准正逐步形成。2022 年 3 月，AMD、英特尔、台积电、三星、美光、微软、 Meta、Google 等十余家半导体、互联网公司联合成立了 Chiplet 标准联盟，正式推 出Chiplet高速互联标准 UCIe，为Chiplet开放提供了基础生态；2022 年 12 月，我国推出第一个原生Chiplet技术标准《小芯片接口总线技术要求》，同样对 Chiplet 接口标准化起到推动作用。
（2） 良率和产能问题逐渐得到解决。随着英伟达、AMD、苹果、英特尔、赛灵思、华为等全球各领域芯片设计厂陆续推出 Chiplet 产品方案，先进封装技术已经蔓延至人工智能、智能驾驶、AR/VR、手机通信等多个领域，已有多个先进封装方案的产品达到几十万到上千万出货规模量级（如英伟达 GPU、苹果 M1、特斯拉 Dojo等），规模化方案的出现表明产业上良率已经达到产业化水平，并且随着量级的提升，产业链中先进封装产能也逐步释放（例如台积电 CoWoS 产能随 GPU 相关需求加速扩充），为先进封装发展奠定基础。
由此可见，先进封装已经迎来了快速发展的契机，根据 Yole 预测，先进封装市场在 2021~2027 年间复合增长率将达到 9.81%，至 2027 年市场规模将达到 591 亿美元，其中受益于 AI 相关的高速通信领域的发展，2.5D/3D 封装将成为成长最快的板块，复合增长率 将达到 13.73%，至 2027 年市场规模将达到 180 亿美元。
二、国产替代正当时，建议关注与大客户合作的厂商
先进封装发展充要条件均已具备，关注与大客户合作的厂商，是抢占市场先机的关键。深圳市CQ9电子智能装备股份有限公司（股票代码：688328）是一家提供智能装备及自动化零部件的供应商，主营产品是3C显示面板智能装备、半导体封测设备、自动化零部件。CQ9电子拥有完整的企业管理体系、丰富的科研资源、众多的高素质人才、充足的资金支持。在先进封装领域，CQ9电子已交出了一份亮眼的成绩单，封装方面，公司依据全球龙头客户资源，深度参与并且研发出更精、更准、更稳、更快的封装设备，点击“CQ9电子封装解决方案”可了解详情。
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